IMG2

fpga-meetup

про ASIC, RTL, RISC-V и не только

FPGA-Systems 2024.02 x YADRO

26 октября в Санкт-Петербурге и онлайн стартует осенняя серия традиционных слетов сообщества FPGA-Systems.Мероприятие пройдет при поддержке YADRO — ведущего российского разработчика оборудования для ЦОД и телеком-операторов.

О митапе

Запишись на митап

Запись

Старт работы выставочной зоны

Поделимся актуальными новостями FPGA-сообщества и расскажем об организаторах и партнерах мероприятия.

Приветственное слово

Вас ждет обзор RnD-цикла современных SoC с акцентом на этап проектирования топологии. Я расскажу: • Про основные шаги маршрута физического синтеза. • Как организована работа внутри команды backend’a. • Про интересные особенности современных чипов. • О вызовах, с которыми мы как топологи сталкиваемся — например, когда RTL-freeze случается за месяц до тейпаута.

Разработка современных ASIC/SoC от лица физ. дизайнера или Кухня backend’а

Качество логического дизайна проекта в конечном итоге зависит от его физической реализации — оборудования, которое будет выполнять загруженную программу. На сегодняшний день FPGA и ASIC — популярные варианты такой имплементации. Широко известны все «pros et cons» данных подходов. Понятны и критерии, когда FPGA-проект должен стать ASIC. В докладе я постараюсь отразить большую часть сложностей перехода от FPGA-реализации некоего исходного RTL в ASIC-парадигму:<ul><li data-block-key="3udor">С чего начинается физическая имплементация для FPGA и ASIC.</li><li data-block-key="da7k3">Схожесть и кардинальное различие этапов.</li><li data-block-key="6mos5">Что хорошо в FPGA и очень сложно в ASIC.</li></ul>

Физический дизайн: FPGA vs ASIC

Доклад посвящен технологиям, разработанным и усовершенствованным научным сообществом. Рассмотрим примеры практического применения этих технологий в реальных экспериментальных установках. А также поговорим о специальных инструментах, разработанных для решения задач, возникающих при работе с такими установками.

Как FPGA применяется в научной среде

Большой перерыв: время налить еще кофе, перекусить и обсудить первые доклады.

Повседневные задачи мира Embedded порой оказываются не такими тривиальными и хорошо освоенными. Поговорим о параллельном запуске двух ОС на FPGA с процессорной подсистемой и о том, как быть пионером технологий. В рамках доклада мы:<ul><li data-block-key="656av">Рассмотрим необходимые блоки программируемой логики для запуска ОС.</li><li data-block-key="b1mr">Поговорим об отличиях подходов для FPGA со встроенным и без встроенного Hard CPU.</li><li data-block-key="7kpsd">Пробежимся по минимально необходимым компонентам, а также инструментам для сборки Embedded Linux и их ограничениям.</li><li data-block-key="em4p3">Разберемся с Devicetree и компоновкой загрузочного носителя.</li><li data-block-key="e72d4">Разгадаем загадку: “Сколько нужно загрузчиков для запуска двух ОС?”.</li><li data-block-key="86eih">И обсудим многое другое, не совсем очевидное, но вполне вероятное.</li></ul>

Запуск Embedded Linux на Hard и Soft CPU Xilinx Zynq

Приходите познакомиться с новым поколением микроконтроллеров для широкого спектра задач! Вместе рассмотрим СнК AG32 от AG micro, сочетающий мощь RISC-V, гибкость FPGA и периферию в STM32-совместимых корпусах. В докладе мы:<ul><li data-block-key="f7obd">Раскроем возможности тесной интеграции между процессором, FPGA и периферией.</li><li data-block-key="15rto">Сделаем обзор инструментов для программирования и отладки AG32.</li><li data-block-key="6dnmb">Оценим, как новые функции расширяют возможности разработчиков.</li></ul>

Плата семейства Arduino на СнК RISС-V со встроенной программируемой логикой

Кратко расскажу о системе для FPGA-прототипов, которая имеет нужную нам гибкость и масштабируемость, позволяющую переиспользовать разработанную архитектуру для всех наших проектов. Также я:<ul><li data-block-key="65qlc">Сравню существующие подходы к прототипированию ASIC.</li><li data-block-key="1mami">Расскажу про преимущества и недостатки нашей архитектуры FPGA-стендов относительно имеющихся на мировом рынке систем прототипирования.</li></ul>

Опыт разработки системы прототипирования ASIC

Перерыв:  второй перерыв на кофе, перекус и обсуждение новых докладов.

Если вы только начинаете знакомиться с верификацией ПЛИС, задумайтесь о PyUVM — это Python-библиотека, которая предоставляет возможности для создания тестовых сред на основе методологии UVM, что делает верификацию более доступной для начинающих. Мы рассмотрим: • Основы методологии UVM и ее применение для верификации. • Пошаговую настройку среды верификации с использованием PyUVM. • Примеры написания тестов, моделирования и анализа результатов. • Типичные ошибки и методы их решения в процессе верификации.

PyUVM для верификации ПО ПЛИС: гайд для чайников

Заглянем под капот системы и расскажем о возможностях и основных этапах работы нашего симулятора и синтезатора:<ul><li data-block-key="4ojv1">Покажем, как реализовать и протестировать Verilog-проект для Intel FPGA с использованием инструментов Simtera.</li><li data-block-key="6lslh">А также немного расскажем о вызовах, с которыми приходится сталкиваться разработчикам САПР.</li></ul>

FPGA-Systems 2024.02 x YADROпро ASIC, RTL, RISC-V и не только

О митапе

Запись

Программа

FAQ

Футер митапа

Организаторы

FPGA-Systems 2024.02 x YADROпро ASIC, RTL, RISC-V и не только

О митапе

Запись

Программа

FAQ

Мероприятие бесплатное?

Где будет проходить трансляция?

Будет ли запись митапа?

Будут ли кормить на митапе?

Футер митапа

Организаторы